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ASIC的clock gating在FPGA里面实现是什么结果呢？
- 发布日期：2024-01-05 14:10 点击次数：53 完善资料让更多小伙伴认识你，还能领取20积分哦，立即完善> 首先，ASIC芯片的clock gating绝对不能采用下面结构，原因是会产生时钟毛刺，之前发文说过，此处不再赘述，那么下面这结构在FPGA里面实现是什么结果呢？ 【解决办法1】将代码中的gating cell去掉，或者用ifdef方式定义FPGA的代码 将代码中的gating cell去掉的话， 芯片采购平台工作量太大，并且代码freeze之后不允许修改代码。 【解决办法2】：让Vivado综合工具将clock gating cell转换为时钟直通，也就是时钟直接连接到寄存器的CK端，门控信号连接到寄存器的CE(clock enable)端口。 声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
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